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起止时间:2021-03-01到2021-07-16
更新状态:已完结
1. 认识可编程逻辑器件 第1周单元测验
1、 主流FPGA都采用了基于（ ）工艺的（ ）结构。
A: SRAM，查找表
B:熔丝，与或阵列
C: flash，查找表
D:反熔丝，与或阵列
答案: SRAM，查找表
2、 FPGA的基本组成包括可配置的（ ）、可编程的I/O块、可编程布线资源等。
A:与或阵列
B:逻辑块
C:RAM
D:存储块
答案: 逻辑块
3、 下列关于可编程逻辑器件说法正确的是（ ）。
A:电路设计人员开发FPGA所使用的语言只能是VHDL。
B:CPLD和FPGA实现逻辑函数的原理是相同的。
C:一片FPGA包含上千个可编程逻辑资源，但是要实现多片通用型逻辑器件可以实现的功能还是困难的。
D:可编程逻辑器件从集成密度上可分为低密度和高密度两大类。
答案: 可编程逻辑器件从集成密度上可分为低密度和高密度两大类。
4、 EDA的中文含义是（ ）。
A:计算机辅助计算
B:计算机辅助制造
C:计算机辅助教学
D:电子设计自动化
答案: 电子设计自动化
5、 对设计电路的逻辑功能进行验证被称为（ ）。
A:功能仿真
B:时序仿真
C:编程验证
D:逻辑综合
答案: 功能仿真
6、 下列关于查找表LUT的说法正确的是（ ）。
A:LUT本质就是一个RAM，保存了逻辑电路的所有可能结果。
B:一个4输入的查找表包含8个存储单元。
C:查找表是FPGA实现逻辑函数的基本逻辑单元，由若干个存储单元和数据选择器构成。
D:FPGA的基本逻辑块内包含LUT、数据选择器和触发器，只能实现组合逻辑的功能。
答案: LUT本质就是一个RAM，保存了逻辑电路的所有可能结果。;
查找表是FPGA实现逻辑函数的基本逻辑单元，由若干个存储单元和数据选择器构成。
7、 下列哪些器件属于非易失性器件（ ）。
A:FPGA
B:PROM
C:CPLD
D: flash
答案: PROM;
CPLD;
flash
8、 包含延时信息的仿真称为时序仿真。
A:正确
B:错误
答案: 正确
9、 现场可编程逻辑阵列FPGA技术由阿尔特拉Altera公司首创。
A:正确
B:错误
答案: 错误
2.FPGA开发平台的使用 第2周单元测验
1、 Quartus II是（ ）公司的用于开发可编程逻辑器件的软件 。
A:XILINX
B:Intel altera
C:LATTICE
D:ATMEL
答案: Intel altera
2、 Quartus II中原理图的文件类型是（ ）。
A:doc
B:pcb
C:bmp
D:bdf
答案: bdf
3、 Quartus II软件把逻辑综合、布局布线等软件集成在一起，称为（ ）工具。
A:编辑
B:综合
C:编译
D:编程
答案: 编译
4、 在线调试状态下，选择将配置数据装入FPGA中的下载方式应为（ ）。
A:AS
B:PS
C:AS 或 JTAG
D:JTAG
答案: JTAG
5、 当程序调试完成后，选择（ ）下载方式将程序配置到FPGA芯片中。
A:AS
B:PS
C:JTAG
D:AS 或 JTAG
答案: AS 或 JTAG
6、 下面对Quartus II工程命名正确的是（ ）。
A:nand_2
B:2nand
C:nand_2_lx
D:nand_test
答案: nand_2;
nand_2_lx;
nand_test
7、 下面（ ）文件不是应用Quartus II自带仿真工具进行仿真需要创建的仿真激励文件。
A:Block diagram / Schematic File
B:University Program VWF
C:Verilog HDL File
D:VHDL File
答案: Block diagram / Schematic File;
Verilog HDL File;
VHDL File
8、 时序仿真与功能仿真相比，其结果更接近实际电路行为。
A:正确
B:错误
答案: 正确
9、 fitter指用目标芯片中的逻辑元件实现综合后的逻辑表达式。
A:正确
B:错误
答案: 错误
3.Verilog HDL语言基础-1 第3周单元测验
1、 定义一个4位的输出端口sum，以下（ ）表述是正确的。
A:output [3:0] sum;
B:output [4:0] sum;
C:output sum[3:0];
D:output sum[4:0];
答案: output [3:0] sum;
2、 Adder_dataflow U0_FA(S[0],C0,A[0],B[0],C_1);对这句话理解正确的是（ ）。
A:这是一个模块实例引用语句。
B:被引用的子模块名为U0_FA。
C:子模块在父模块中的引用名为Adder_dataflow。
D:子模块和父模块之间的端口信号的关联方式是位置关联。
答案: 子模块和父模块之间的端口信号的关联方式是位置关联。
3、 一个常数是4位二进制数1101，在Verilog语言中表示为（ ）。
A:4‘b1101
B:4’14
C:4‘o17
D:4’hE
答案: 4‘b1101
4、 （ ）是Verilog HDL语言规定的逻辑值，用来表示数字逻辑电路的逻辑状态。
A:1、 0
B:1、 0、 x/X、z/Z
C:1、0、？、z/Z、x/X
D:1、0、U、x/X
答案: 1、 0、 x/X、z/Z
5、 除了endmodule语句外，Veriog HDL语言的语句和数据定义的最后必须有（ ）符号。
A:，
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