2020-02-24到2020-06-30
第2章 Verilog HDL 语言基础 第2章 Verilog HDL 语言基础测验
1、 这段程序描述的逻辑功能为：module Learn1_1(a,b,s,y); input a,b; input s; output y; wire d, e; assign d = a & s; assign e = b & (~s); assign y = d | e;endmodule
A:译码器
B:二选一数据选择器
C:四选一数据选择器
D:计数器
答案: 二选一数据选择器
2、 ADC0809作为一款8位、8通道逐次逼近型集成A/D转换器，工作时钟为TCP，针对某一通道A