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起止时间:2020-02-21到2020-07-05
更新状态:已完结
第一章 绪论 第一章单元测验
1、 关于BlockRam说法正确的是（）。
A:同一芯片BlockRam的大小可以是不同的。
B:BlockRam的深度和位宽是可以配置的。
C:BlockRam可以分割使用充分利用资源。
D:BlockRam是片上动态存储器。
答案: BlockRam的深度和位宽是可以配置的。
2、 关于LUT说法错误的是（）。
A:通过LUT的时间延迟是固定的。
B:4输入LUT可以完成16种逻辑运算。
C:LUT包含在Slice中。
D:不可以直接对LUT原语进行例化。
答案: 不可以直接对LUT原语进行例化。
3、 下列哪个厂商不是FPGA的制造商（）。
A:Xilinx
B:Altera
C:Actel
D:Digilent
答案: Digilent
4、 IP核按照实现方式可分为软核、硬核和 。
答案: 固核
5、 Xilinx的硬核处理器采用的是 和ARM。
答案: PowerPC
第二章 Verilog HDL语言 第二章 单元测验
1、 表达式的5’bx110的位模式正确的是（）。
A:x1110
B:xx110
C:110
D:x0110
答案: xx110
2、 编写表达式，执行算术移位，将Qparity 中包含的8位有符号数算术移位，其中Qparity [7]=1,正确的是（）。
A:算术右移：{1,Qparity[7], Qparity[6:1]}算术左移：{Qparity[6], Qparity[5:0],0}
B:算术右移：{0,Qparity[7], Qparity[6:1]}算术左移：{Qparity[6], Qparity[5:0],0}
C:算术右移：{1’b1,Qparity[7], Qparity[6:1]}算术左移：{Qparity[6], Qparity[5:0],1’b0}
D:算术右移：{1’b0,Qparity[7], Qparity[6:1]}算术左移：{Qparity[6], Qparity[5:0],1’b0}
答案: 算术右移：{1’b1,Qparity[7], Qparity[6:1]}算术左移：{Qparity[6], Qparity[5:0],1’b0}
3、 当端口悬空时，即端口没有被连接时，端口的值正确的是（）。
A:模块的输入端口悬空，值为高阻态z；模块的输出端口悬空，表示该输出端口废弃不用。
B:模块的输入端口悬空，值为高阻态z；模块的输出端口悬空，值为高阻态z。
C:模块的输入端口悬空，表示该输出端口废弃不用；模块的输出端口悬空，值为高阻态z。
D:模块的输入端口悬空，表示该输出端口废弃不用；模块的输出端口悬空，表示该输出端口废弃不用。
答案: 模块的输入端口悬空，值为高阻态z；模块的输出端口悬空，表示该输出端口废弃不用。
4、 下列从标量变量A，B，C和D中产生总线BusQ[0:3]的表达式正确的是（）。
A:assign BusQ = {A, B, C, D};
B:BusQ = {A, B, C, D};
C:assign BusQ = {‘A’, ‘B’, ‘C’,’D’};
D:BusQ = {‘A’, ‘B’, ‘C’,’D’};
答案: assign BusQ = {A, B, C, D};
5、 假定一条总线Control_Bus [15 : 0]，编写赋值语句将总线分为两条总线： Abus [0 : 9] 和Bbus[6 : 1]，正确的是（）。
A:assign Abus = Control[15:6];assign Bbus = Control[5:0];
B:Abus = Control[15:6];Bbus = Control[5:0];
C:assign Abus[0:9] = Control[15:6];assign Bbus[6:1] = Control[5:0];
D:Abus[0:9] = Control[15:6];Bbus[6:1] = Control[5:0];
答案: assign Abus = Control[15:6];assign Bbus = Control[5:0];;
assign Abus[0:9] = Control[15:6];assign Bbus[6:1] = Control[5:0];
6、 下列语句书写是合法的，并且描述了一个四路选通器。assign Mux = (S = = 0)? A : ‘bz;assign Mux = (S = = 1)? B : ‘bz;assign Mux = (S = = 2)? C : ‘bz;assign Mux = (S = = 3)? D : ‘bz;
A:正确
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