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起止时间:2020-02-24到2020-06-30
更新状态:已完结
第2章 Verilog HDL 语言基础 第2章 Verilog HDL 语言基础测验
1、 这段程序描述的逻辑功能为：module Learn1_1(a,b,s,y); input a,b; input s; output y; wire d, e; assign d = a & s; assign e = b & (~s); assign y = d | e;endmodule
A:译码器
B:二选一数据选择器
C:四选一数据选择器
D:计数器
答案: 二选一数据选择器
2、 ADC0809作为一款8位、8通道逐次逼近型集成A/D转换器，工作时钟为TCP，针对某一通道A/D转换器完成一次转换的时间为（ ）。
A: 8TCP
B:9TCP
C:10TCP
D:11TCP
答案: 10TCP
3、 已知时钟信号clkin的频率为100MHz的方波信号，下面程序中clkout的频率为（ ）。module function(rst, clkin, clkout);input
clkin, rst;output wire clkout;reg[2:0] m, n;reg clk1, clk2;assign clkout=clk1|clk2; always
@(posedge clkin)begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==4) m<=0; else m<=m+1; if(m<2) clk1<=1; else clk1<=0; endend always
@(negedge clkin)begin if(!rst) begin clk2<=0; n=0; end else begin if(n==4) n<=0; else n<=n+1; if(n<2) clk2<=1; else clk2<=0; endendendmodule
A:10MHz
B:25MHz
C:20MHz
D:50MHz
答案: 20MHz
4、 已知时钟信号clkin的频率为100MHz的方波信号，下面程序中clkout信号的占空比为（ ）。module function(rst,clkin, clkout);input clkin, rst;output wire clkout;reg[2:0] m, n;reg clk1, clk2;assign clkout=clk1|clk2; always@(posedge clkin)begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==4) m<=0; else m<=m+1; if(m<2) clk1<=1; else clk1<=0; endend always@(negedge clkin)begin if(!rst) begin clk2<=0; n=0; end else begin if(n==4) n<=0; else n<=n+1; if(n<2) clk2<=1; else clk2<=0; endendendmodule
A:10%
B:20%
C:40%
D:50%
答案: 50%
5、 如果某一数据通信系统采用CRC校验方式，生成多项式g(x) =xxxx+xxx+1，接收到二进制比特序列为 1101111101（含CRC校验码）。则该生成多项式对应的二进制比特序列为（ ）。
A:11001
B:10110
C:10111
D:11011
答案: 11001
6、 如果某一数据通信系统采用CRC校验方式，生成多项式g(x) =xxxx+xxx+1，接收到二进制比特序列为 1101111101（含CRC校验码）。如果接收到的二进制比特序列长度正确，则发送端原始二进制比特序列的长度是（ ）位。
A:5
B:6
C:7
D:8
答案: 7
7、 如果某一数据通信系统采用CRC校验方式，生成多项式g(x) =xxxx+xxx+1，接收到二进制比特序列为 1101111101（含CRC校验码）。如果已知接收到二进制序列中的信息码正确，下面关于校验码的说法正确的是（ ）。
A:校验码无差错
B:校验码有1位错误
C:校验码有2位错误
D:校验码有3位错误
答案: 校验码有1位错误
第3章 FPGA开发软件QuartusII使用实例 第3章 FPGA开发软件QuartusII使用实例测验
1、 DE2-70开发板使用的FPGA芯片类型是Altera公司的什么系列？（）
A:Cyclone
B:Cyclone
II
C:Cyclone
III
D:Cyclone
IV
答案: Cyclone
II
2、 以下不属于Cyclone II系列芯片内部的资源的是？（）
A:可编程逻辑单元
B:可编程IO
C:嵌入式ADC
D:PLL
答案: 嵌入式ADC
3、 对于共阴极数码管，显示数字“7”对应的编码（顺序为abcdefg）为（）。
A:7’b0001_111
B:7’b1110_000
C:7’b1111_000
D:7’b0001_111
答案: 7’b1110_000
4、 74LS47七段显示译码器中优先级最高的输入信号是（）
A:BI
B:LT
C:RBI
D:数据输入端DCBA
答案: BI
5、 74LS160的计数条件是（）
A:ET=0
EP=0
B:ET=0
EP=1
C:ET=1
EP=0
D:ET=1
EP=1
答案: ET=1
EP=1
6、 利用计数器将50M的系统时钟分频要得到4Hz的信号，则计数器的最大值应为（）
A:6250001
B:6249999
C:6250000
D:以上都不对
答案: 6249999
7、 对clk_1Hz模块例化正确的是（）。
A:u3
clk_1Hz(.clk_50M(clk_50M),.rst(rst),.clk1Hz(clk1Hz));
B:clk_1Hz u3(.clk_50M(clk_50M),.rst(rst),.clk1Hz(clk1Hz));
C:u3
clk_1Hz(clk_50M(.clk_50M),rst(.rst),clk1Hz(.clk1Hz));
D:clk_1Hz u3
(clk_50M(.clk_50M),rst(.rst),clk1Hz(.clk1Hz));
答案: clk_1Hz u3(.clk_50M(clk_50M),.rst(rst),.clk1Hz(clk1Hz));
第4章 嵌入式逻辑分析仪及Modelsim仿真验证 第4章 嵌入式逻辑分析仪及Modelsim仿真验证测验
1、 以下程序中，clk_50M为50MHz输入时钟，则clk为多少Hz的方波？（）always@(posedge clk_50M) begin if (cnt == 24999999) begin clk2_hz = 1’b1; cnt = 0; end else begin cnt
= cnt + 1; clk2_hz = 1’b0; end endalways@(posedge clk2_hz)clk =~ clk;
A:1
B:2
C:4
D:8
答案: 1
2、 以下程序中，clk_50M为50MHz输入时钟，若想输出clk为2Hz的方波，则cnt的判断条件设置为多少？（）always@(posedge clk_50M) begin if (cnt == ? ) begin clk2_hz = 1’b1; cnt = 0; end else begin cnt
= cnt + 1; clk2_hz = 1’b0; end endalways@(posedge clk2_hz)clk =~ clk;
A:24999999
B:12499999
C:25000000
D:125000000
答案: 12499999
3、 在设计正弦信号发生器时，当时钟频率保持不变，增大相位累加字，输出正弦信号的频率将（）
A:增大
B:减小
C:保持不变
D:不确定
答案: 增大
4、 在编写测试程序TestBench时，以下对仿真时间单位/时间精度定义错误的是（）
A:timescaletimescale
10ns/1ns
B:
10ns/10ns
C:timescaletimescale 1ns/100ps
10ps/1ns
D:
答案: `timescale
10ps/1ns
5、 在测试程序TestBench中，对于测试输入信号需要定义为哪种类型？（）
A:wire
B:reg
C:都可以
D:不需要定义
答案: reg
6、 在正弦信号发生器的实现中，下面这段程序实现的是地址累加功能，请回答f_set变量实现的功能是（）。always @ (posedge iCLK_50 or negedge rst)begin if (!rst) addr = 0;else addr=addr+ f_set;end
A:改变时钟频率
B:改变斜率
C:相位累加值
D:计数器加数值
答案: 相位累加值
7、 SignalTap
II设置中对于触发信号的触发模式可以设置为（）
A:Falling
Edge
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