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起止时间:2021-03-08到2021-06-30
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第2章 Verilog HDL语言基础知识 Verilog HDL测试题
1、 wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110assign c=a+b; c=?
A:4’b1111
B:4‘b0011
C:4’b0100
D:4’h5
E:4’h3
F:4’h4
答案: 4‘b0011;
4’h3
2、 wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110assign c=a&b; c=?
A:4’b0100
B:4
C:3
D:4b’0011
E:4’b1101
F:4’hF
答案: 4’b0100;
4
3、 wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110assign c=a&&b; c=?
A:1
B:2
C:3
D:4
答案: 1
4、 wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110assign c=a|b; c=?
A:F
B:4’hF
C:4
D:4’b0011
E:4’b3
F:5
答案: 4’hF
5、 wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110assign c=a<<2; c=?
A:4
B:1
C:0
D:2
答案: 4
6、 wire[3:0] a,b,c; 假设a,b为模块的输入，c为模块的输出 a=4’b0101 b=4’b1110assign c={2{b[2]},a[2:1]}; c=?
A:4’b1110
B:4’b1111
C:3
D:5
E:15
F:16
G:12
H:14
答案: 4’b1110;
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